微縮、封裝並進台積電突破技術極限 - 電子工程專輯

作者 : Judith Cheng，EE Times Taiwan

台積電技術論壇(TSMC Technology Symposiums)首度移師線上，由總裁魏哲家率領各部門主管，從整體技術發展藍圖、先進邏輯製程、特殊製程、3DIC/先進封裝解決方案以及產能規劃/綠色製造等不同面向，分享該公司最新進展。

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受到新冠病毒肺炎(Covid-19)影響，晶圓代工龍頭台積電(TSMC)原本固定於每年第二季巡迴北美、歐洲、日本、台灣與中國大陸等地舉行的技術論壇(TSMC Technology Symposiums)暨開放創新平台(OIP)生態系統論壇首度移師線上，並於今日開放台灣場次，由總裁魏哲家率領各部門主管，從整體技術發展藍圖、先進邏輯製程、特殊製程、3DIC/先進封裝解決方案以及產能規劃/綠色製造等不同面向，分享該公司最新進展。

魏哲家在演說中強調半導體技術對整個世界與人類日常生活的重要性，特別是在疫情中，先進的感測器、機器人與高性能運算(HPC)技術，能在第一線協助醫療專家研發疾病治療方法；台積電除了看好5G與AI大趨勢、積極與生態系統夥伴合作，為支援客戶創新，亦加碼2020年資本支出10億美元，估計總金額將達到160億至179億美元之間。

此外他亦回顧了近年台積電順利量產7奈米(N7/N7+)、6奈米(N6)與5奈米(N5)製程的成績，其中N7製程支援各種5G、AI與HPC應用，出貨量已經突破10億顆晶片大關，N7+則是首度採用極紫外光(EUV)微影技術的節點；並預告即將於2021年量產的5奈米強化版N5P，準備在2021年試產、2022年的4奈米(N4)與3奈米(N3)奈米製程，還有仍將以竹科為基地的2奈米產線計畫。

在特殊製程方面，魏哲家特別介紹台積電最新推出的N12e超低功耗製程，專為邊緣AI應用進行了最佳化。而為因應越來越多客戶對於3DIC解決方案的需求，台積電將前段製程3D (即SoIC矽堆疊技術)與後段製程3D (InFo與CoWos等先進封裝技術)整合在新命名的「3DFabric」平台之下，為「超越摩爾定律」(More than Moore)帶來更多創新的可能性。

相輔相成的先進製程與特殊製程

在針對台積電先進製程技術最新發展趨勢的單獨演說中，台積電業務開發資深副總張曉強除了進一步說明N7、N6、N5製程成果、以及準備試產之N5P與N4製程進展，並透露最新N3節點仍將繼續沿用FinFET電晶體架構。他亦分享了台積電在新電晶體架構、新材料以及EUV微影方面的研發進展。

(圖片來源：TSMC)

新電晶體架構部分，該公司在奈米薄片(Nano-Sheet)結構上已累積15年經驗，並成功試產低電壓(0.46V) 32Mb SRAM；新材料部分，硫化物金屬與碳奈米管(CNT)都可望為製程進一步微縮帶來助力；EUV微影則是首度達到18奈米的BOEL金屬間距。張曉強並指出，台積電已經著手在竹科總部建立研發生產線，未來將有8,000人的工程師團隊進駐，從晶片設計技術與製程技術雙管齊下，繼續開發最尖端的半導體技術。

(圖片來源：TSMC)

台積電業務開發資深處長劉信生在介紹特殊製程最新進展時則表示，包括微機電(MEMS)、影像感測器、嵌入式記憶體、射頻、類比、高壓和電源IC等技術，能與該公司的先進邏輯製程無縫接軌，為客戶提供最佳的系統級解決方案。

(圖片來源：TSMC)

以台積電的超低功耗平台為基礎，這些特殊製程將是實現AIoT裝置的關鍵技術。如目前台積電最先進的N12e奠基於12FFC +製程技術，是第一種使用FinFET電晶體的超低功耗製程技術，可顯著提高速度、功耗和邏輯密度，也能支援超低漏電和0.4V超低Vdd設計。

(圖片來源：TSMC)

先進封裝挑戰摩爾定律2.0

針對台積電的先進封裝技術，台積電研發組織副總經理余振華詳細介紹了該公司歸入3DFabric平台下各項技術的最新進展，並特別說明現在包括前段製程(FE)的SoIC技術與後段製程(BE) InFo、CoWoS三大類3DIC技術，都有更清楚明瞭的產品命名，以提升與客戶之間的溝通效率。

(圖片來源：TSMC)

在FE 3D方面，台積電的SoIC以無凸塊(bump-less)的接合技術達到裸晶之間的最緊密接觸、以實現更佳的電源完整性(PI)與訊號完整性(SI)，除了提供多種元件接合(面對面、面對背、邏輯與記憶體…等等)的彈性選項，在散熱性能方面也優於市面上其他的微凸塊封裝技術，目前在邏輯晶片與多層堆疊記憶體的結合、與AI相關的應用上著墨特別多。

在BE 3D方面，InFo正朝向更高密度RDL發展、並結合LSI (Local Si Interconnect)以支援更高頻寬的Chiplet整合需求；此外為因應InFo朝更大基板尺寸面積演進的需求，台積電成功開發了SoIS (System on Integrated Substrate)解決方案，實現了91mm2、1.5倍InFo，並達到了90%以上的良率。發展十年的CoWOS則是預計在明年達到結合8個高頻寬記憶體(HBM)與邏輯元件、尺寸x3的演進，並進一步在2023年達到12個HBM的整合。

余振華還分享了台積電結合FE 3D與BE 3D為手機(SoIC+InFo)、HPC (SoIC+CoWos)最佳PPAC打造出的超級系統整合。他並提出了台積電認為可作為「摩爾定律2.0版」的3D ID──3D interconnect density──定律，也就是SiP系統中晶片間水平連線最高密度x垂直連線最高密度的3D晶片互連密度，會以每兩年增加兩倍的速度演進。